2008. 7. 7. 12:03
VHDL 코딩시 유의사항
2008. 7. 7. 12:03 in FPGA
1. 실제 외부 핀 이외의 모든 signal 등은 'Z' 상태를 가지게 하지 말것.
2. inout의 경우 내부에 signal로 output/input을 설정할 수 있는 enable 신호를 만들것.
output이 아닌 경우 'Z' 상태를 유지 하도록 한다.
2. inout의 경우 내부에 signal로 output/input을 설정할 수 있는 enable 신호를 만들것.
output이 아닌 경우 'Z' 상태를 유지 하도록 한다.
process( BBSY_OUT, BBSY_OE )
begin
if( BBSY_OE = '0' ) then -- BBSY is Input
BBSY <= 'Z';
else -- BBSY is Output
BBSY <= BBSY_OUT;
end if;
BBSY_IN <= BBSY;
end process;
begin
if( BBSY_OE = '0' ) then -- BBSY is Input
BBSY <= 'Z';
else -- BBSY is Output
BBSY <= BBSY_OUT;
end if;
BBSY_IN <= BBSY;
end process;
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